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    时间:2017-01-27来源:龙8国际_龙8娱乐_龙8国际娱乐平台 本文已影响
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SDRAM中有4Bank和8Bank的设计,目的就是为了应对未来大容量芯片的需求。而DDR3很可能将从2Gb容量起步,因此起始的逻辑Bank就是8个,另外还为未来的16个逻辑Bank做好了准备。 2、封装(Packages) 由于DDR3新增了一些功能,在引脚方面会有所增加,8bit芯片采用78球FBGA封装,16bit芯片采用96球FBGA封装,而DDR2则有60/68/84球FBGA封装三种规格。并且DDR3必须是绿色封装,不能含有任何有害物质。 3、突发长度(BL,Burst Length) 由于DDR3的预取为8bit,所以突发传输周期(BL,Burst Length)也固定为8,而对于DDR2和早期的DDR架构的系统,BL=4也是常用的,DDR3为此增加了一个4-bit Burst Chop(突发突变)模式,即由一个BL=4的读取操作加上一个BL=4的写入操作来合成一个BL=8的数据突发传输,届时可通过A12地址线来控制这一突发模式。 4、寻址时序(Timing) 就像DDR2从DDR转变而来后延迟周期数增加一样,DDR3的CL周期也将比DDR2有所提高。DDR2的CL范围一般在2至5之间,而 DDR3则在5至11之间,且附加延迟(AL)的设计也有所变化。DDR2时AL的范围是0至4,而DDR3时AL有三种选项,分别是0、CL-1和CL -2。另外,DDR3还新增加了一个时序参数——写入延迟(CWD),这一参数将根据具体的工作频率而定。篇二:DDR2设计指导 DDR2设计指导 目 录 1 DDR2基本功能描述 .................................................................................................................. 4 1.1 DDR2电平........................................................................................................................... 5 2 DDR2 PCB设计 ........................................................................................................................ 6 2.1 常用拓扑结构 ...................................................................................................................... 6 2.1.1 DIMM拓扑分析 ........................................................................................................... 6 2.1.2 颗粒拓扑分析 .............................................................................................................. 6 2.2 走线规则及时序 .................................................................................................................. 7 2.2.1 时序 ............................................................................................................................ 8 3 仿真分析拓扑模板 ..................................................................................... 错误!未定义书签。 图目录 图1 图2 图3 图4 图5 图6 图7 图8 OCD功能示意 ..................................................................................................................... 4 ODT可变更参数(EMRS表示内部寄存器) ...................................................................... 5 电压标准 ............................................................................................................................. 5 过冲示意图 .............................................................................(来自:www.XIelw.Com 写 论文网:dr,ddr2,ddr3设计总结指导手)............................................ 5 2T(左)、1T(右)模式2DIMM各信号流向描述 ............................................................. 6 地址拓扑结构 ...................................................................................................................... 7 1驱4地址拓扑 ..................................................................................................................... 7 DDR2时序关系示意图 ........................................................................................................ 8 1 DDR2基本功能描述 DDR2(Double Data Rate 2) SDRAM是由JEDEC进行开发的新生代内存技术标准,它与上一代DDR内存技术标准的区别在于,虽然同是采用了在时钟的上升/下降沿同时进行数据传输的基本方式,但DDR2内存拥有两倍于上一代DDR内存预读取能力(即:4bit数据读预取),DDR2内存每个时钟能够以4倍外部总线的速度读/写数据,并且能够以内部控制总线4倍的速度运行。 DDR2内存采用SSTL_1.8电压标准,相对于DDR标准的SSTL_2.5,降低了不少,因而提供了明显的更小的功耗与更小的发热量,这一点的变化意义重大。 在继承了DDR的优点之外,DDR II新增了OCD、ODT和Post CAS三项功能。 OCD(Off-Chip Driver):也就是所谓的离线驱动调整,DDR II通过OCD可以提高信号的完整性。DDR II通过调整上拉(pull-up)/下拉(pull-down)的电阻值使两者电压相等。使用OCD通过减少DQ-DQS的倾斜来提高信号的完整性;通过控制电压来提高信号品质。 图1 OCD功能示意 ODT:ODT是内建核心的终结电阻器。我们知道使用DDR SDRAM的主板上面为了防止数据线终端反射信号需要大量的终结电阻。它大大增加了主板的制造成本。实际上,不同的内存模组对终结电路的要求是不一样的,终结电阻的大小决定了数据线的信号比和反射率,终结电阻小则数据线信号反射低但是信噪比也较低;终结电阻高,则数据线的信噪比高,但是信号反射也会增加。因此主板上的终结电阻并不能非常好的匹配内存模组,还会在一定程度上影响信号品质。DDR2可以根据自已的特点内建合适的终结电阻,这样可以保证最佳的信号波形。使用DDR2不但可以降低主板成本,还得到了最佳的信号品质,这是DDR不能比拟的。 DDR2中ODT有3组戴维南电阻值可选:图2 ODT可变更参数(EMRS表示内部寄存器) DDR-II的地址和控制信号管脚内没有ODT功能,只有DQS、DM、DQ等信号管脚有该功能。 Post CAS:它是为了提高DDR II内存的利用效率而设定的。在Post CAS操作中,CAS信号(读写/命令)能够被插到RAS信号后面的一个时钟周期,CAS命令可以在附加延迟(Additive Latency)后面保持有效。原来的tRCD(RAS到CAS和延迟)被AL(Additive Latency)所取代,AL可以在0,1,2,3,4中进行设置。由于CAS信号放在了RAS信号后面一个时钟周期,因此ACT和CAS信号永远也不会产生碰撞冲突。 1.1 DDR2电平 DDR2内存采用SSTL_1.8电压标准,根据JEDEC给出的DDR2标准,对DDR2所涉及的所有工作电压分别给出了要求,见下表: 图3 电压标准 因此DDR2的AC&DC工作电压范围在1.8V +/-100mv 之间。 DDR2对于不同的信号给出了对应的容许过程范围,信号(CLOCK、DATA、STROBE、MASK)上下过程要求: 图4 过冲示意图 DDR2中的地址(A0-Axx)、控制/命令(BA0-BAx、RAS、CAS、WE、CS、ODT、CKE)篇三:DDR3硬件电路设计——经验 随着CPU 性能不断提高,我们对内存性能的要求也逐步升级。不可否认,紧紧依高频率提升带宽的DDR迟早会力不从心,因此JEDEC 组织很早就开始酝酿DDR2 标准,加上LGA775接口的915/925以及最新的945等新平台开始对DDR2内存的支持,所以DDR2内存将开始演义内存领域的今天。 DDR2 能够在100MHz 的发信频率基础上提供每插脚最少400MB/s 的带宽,而且其接口将运行于1.8V 电压上,从而进一步降低发热量,以便提高频率。此外,DDR2 将融入CAS、OCD、ODT 等新性能指标和中断指令,提升内存带宽的利用率。从JEDEC组织者阐述的DDR2标准来看,针对PC等市场的DDR2内存将拥有400、533、667MHz等不同的时钟频率。高端的DDR2内存将拥有800、1000MHz两种频率。DDR-II内存将采用200-、220-、240-针脚的FBGA封装形式。最初的DDR2内存将采用0.13微米的生产工艺,内存颗粒的电压为1.8V,容量密度为512MB。 内存技术在2005年将会毫无悬念,SDRAM为代表的静态内存在五年内不会普及。QBM与RDRAM内存也难以挽回颓势,因此DDR与DDR2共存时代将是铁定的事实。 PC-100的“接班人”除了PC一133以外,VCM(VirXual Channel Memory)也是很重要的一员。VCM即“虚拟通道存储器”,这也是目前大多数较新的芯片组支持的一种内存标准,VCM内存主要根据由NEC公司开发的一种“缓存式DRAM”技术制造而成,它集成了“通道缓存”,由高速寄存器进行配置和控制。在实现高速数据传输的同时,VCM还维持着对传统SDRAM的高度兼容性,所以通常也把VCM内存称为VCM SDRAM。VCM与SDRAM的差别在于不论是否经过CPU处理的数据,都可先交于VCM进行处理,而普通的SDRAM就只能处理经CPU处理以后的数据,所以VCM要比SDRAM处理数据的速度快20%以上。目前可以支持VCM SDRAM的芯片组很多,包括:Intel的815E、VIA的694X等。 3.RDRAM Intel在推出:PC-100后,由于技术的发展,PC-100内存的800MB/s带宽已经不能满足需求,而PC-133的带宽提高并不大(1064MB/s),同样不能满足日后的发展需求。Intel为了达到独占市场的目的,与Rambus公司联合在PC市场推广Rambus DRAM(DirectRambus DRAM)。 Rambus DRAM是:Rambus公司最早提出的一种内存规格,采用了新一代高速简单内存架构,基于一种RISC(Reduced Instruction Set Computing,精简指令集计算机)理论,从而可以减少数据的复杂性,使得整个系统性能得到提高。Rambus使用400MHz的16bit总线,在一个时钟周期内,可以在上升沿和下降沿的同时传输数据,这样它的实际速度就为400MHz×2=800MHz,理论带宽为(16bit×2×400MHz/8)1.6GB/s,相当于PC-100的两倍。另外,Rambus也可以储存9bit字节,额外的一比特是属于保留比特,可能以后会作为:ECC(ErroI·Checking and Correction,错误检查修正)校验位。Rambus的时钟可以高达400MHz,而且仅使用了30条铜线连接内存控制器和RIMM(Rambus In-line MemoryModules,Rambus内嵌式内存模块),减少铜线的长度和数量就可以降低数据传输中的电磁干扰,从而快速地提高内存的工作频率。不过在高频率下,其发出的热量肯定会增加,因此第一款Rambus内存甚至需要自带散热风扇。DDR3相比起DDR2有更低的工作电压,从DDR2的1.8V降落到1.5V,性能更好更为省电;DDR2的4bit预读升级为8bit预读。DDR3目前最高能够达到2000Mhz的速度,尽管目前最为快速的DDR2内存速度已经提升到800Mhz/1066Mhz的速度,但是DDR3内存模组仍会从1066Mhz起跳。 一、DDR3在DDR2基础上采用的新型设计: 1.8bit预取设计,而DDR2为4bit预取,这样DRAM内核的频率只有接口频率的1/8,DDR3-800的核心工作频率只有100MHz。 2.采用点对点的拓朴架构,以减轻地址/命令与控制总线的负担。 3.采用100nm以下的生产工艺,将工作电压从1.8V降至1.5V,增加异步重置(Reset)与ZQ校准功能。部分厂商已经推出1.35V的低压版DDR3内存。 DDR4时代 内存厂商预计在2012年,DDR4时代将开启,起步频率降至1.2V,而频率提升至2133MHz,次年进一步将电压降至1.0V,频率则实现2667MHz。[1] 新一代的DDR4内存将会拥有两种规格。根据多位半导体业界相关人员的介绍,DDR4内存将会是Single-endedSignaling( 传统SE信号)方式DifferentialSignaling( 差分信号技术)方式并存。其中AMD公司的PhilHester先生也对此表示了确认。预计这两个标准将会推出不同的芯片产品,因此在DDR4内存时代我们将会看到两个互不兼容的内存产品。本  篇:《龙8国际_龙8娱乐_龙8国际娱乐平台》来源于:龙8国际_龙8娱乐_龙8国际娱乐平台 优秀范文,论文网站
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